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결정면의 방향에 따른 전자와 홀의 mobility


 

1. 실리콘 표면 방향에 따른 캐리어의 mobility

 

CMOS 공정은 높은 전자 이동성(Electron mobility)과 작은 경계면 트랩 밀도(Interface trap density) 때문에 (100) 결정면을 표면으로 하는 실리콘 웨이퍼에서 이루어진다.1

 

(100) 실리콘 웨이퍼의 표면 방향(Surface orientation)과 플랫존(Flat zone).

 

이 실리콘 웨이퍼의 표면 방향에 따라 전자와 홀 캐리어의 mobility가 달라지는데, 아래 그림과 같이 전자는 (110) 면에서 (100) 면으로 갈수록 mobility가 향상되고, 홀은 (100) 면에서 (110) 면으로 갈수록 mobility가 향상되어서 두 캐리어 사이에 트레이드오프(Trade-off)가 있음을 알 수 있다.

 

다양한 실리콘 표면 방향에 대해, effective field에 따른 전자와 홀의 mobility.1

 

이러한 경향의 결과로, (100)에서 (110)으로 갈수록 NMOS에서는 드레인 전류(Drain current)가 감소, PMOS에서는 증가하는 경향을 보인다.

또한 (100) 에서 (110)으로 갈수록 동작 속도가 향상되는데 이는 NMOS의 특성 저하보다 PMOS의 특성 향상이 더 크기 때문이다. ((100) 면의 NMOS, (110) 면의 PMOS를 사용할 때 가장 큰 향상이 있음을 알 수 있다.)

 

(100) 면을 기준으로 다양한 실리콘 표면 방향에 대해, (좌) NMOS와 PMOS 드레인 전류의 변화 비율. (우) Gate delay의 변화 비율.1

 

이러한 표면 방향에 따라 캐리어의 mobility가 변화하는 요인은 각 면에서 유효 질량(Effective mass)과 surface roughness scattering의 차이 때문인 것으로 알려져 있다.2

 

 

2. 채널 방향에 따른 캐리어의 mobility

 

웨이퍼의 표면 방향뿐만 아니라 MOSFET의 채널 방향도 캐리어의 mobility에 영향을 주는데, P. Gaubert의 실험 결과3를 보면

우선 (100) 표면을 갖는 웨이퍼에 제작된 <100>, <110> 채널 방향을 갖는 MOSFET에 대해, 아래의 그림과 같이 전자의 mobility의 경우 채널 방향에 거의 영향을 받지 않으며, 홀의 경우 <100> 보다 <110> 채널 방향에서 mobility가 (특히 낮은 e-field 영역에서) 조금 더 향상되는 것을 알 수 있다.

 

(100) 실리콘 웨이퍼에서 제작된 MOSFET에서 채널 방향(<100>, <110>)에 따른 전자와 홀의 mobility.3

 

(110) 표면을 갖는 웨이퍼의 경우, 아래의 그림과 같이 전자의 경우 <110> 채널 방향에서 <100>으로 갈수록 mobility가 증가하고, 홀의 경우 반대로 <100> 채널 방향에서 <110>으로 갈수록 mobility가 향상되는 것을 알 수 있다.

 

(110) 실리콘 웨이퍼에서 제작된 MOSFET에서 채널 방향(<100>, <110>)에 따른 전자와 홀의 mobility.3

 

H. Nakamura의 다른 실험 결과4를 보면, 아래 그림과 같이 (110) 웨이퍼에서 제작된 nMOSFET의 경우 <110> 채널 방향보다 <100> 채널 방향에서 전자의 mobility가 향상되고, pMOSFET의 경우 <100> 채널 방향에서 <110>으로 갈수록 홀의 mobility가 향상되어서 P. Gaubert의 결과와 동일한 경향을 보임을 알 수 있다.

 

웨이퍼의 표면 방향과 채널 방향에 따른 전자와 홀의 mobility.4

 

(110) 실리콘 웨이퍼에서, 이러한 전자 mobility의 향상의 결과로, 아래 그림과 같이 게이트 오버드라이브(Gate overdrive, $ V_g - V_{th} $)에 따른 트랜스컨덕턴스(Transconductance)와 드레인 전류(Drain current)가 <110> 채널 방향보다 <100> 채널 방향으로 만들어진 nMOSFET에서 더 향상되었음을 알 수 있다.

 

(110) 웨이퍼에서 제작된 nMOSFET의 채널 방향(<100>, <110>)에 대해, 게이트 오버드라이브에 따른 트랜스컨덕턴스와 드레인 전류.3

 

또한 Hisayo S. Momose와 S. Yoshitomi의 실험 결과5를 보면,

nMOSFET의 경우 (100) 면을 사용하는 경우에 트랜스컨덕턴스가 가장 좋고, (110) 면의 경우 <110> 채널 방향보다 <100> 채널 방향을 사용하는 경우 트랜트컨덕턴스가 조금 더 큰 것을 알 수 있다. 

pMOSFET의 경우 (110) 표면을 사용하고, <110> 채널 방향을 사용하는 경우 트랜스컨덕턴스가 가장 큰 것을 알 수 있다.

 

(100), (110), (111) 기판에서 제작된 nMOSFET, pMOSFET의 트랜스컨덕턴스.5

 

정리하면 전자의 mobility는 (100) 표면을 갖는 기판에서 가장 커서 nMOSFET의 성능이 가장 좋고, 홀의 mobility는 (110) 표면을 갖는 기판에서 <110> 채널 방향을 사용할 때 가장 커서 pMOSFET의 성능이 가장 좋을 것임을 알 수 있다.

CMOS 공정을 위한 기판의 경우 표면 방향을 하나로 고정하는 것이 일반적인데 2005년 IBM은 이러한 트레이드오프를 극복하기 위해 nMOSFET과 pMOSFET을 각각 다른 실리콘 결정면에서 제작하는 Hybrid orientation 기술을 발표했다.6

 

 

결과를 보면 (100) 면에서 nMOSFET를, (110) 면에서 pMOSFET를 제작할 경우, pMOSFET의 성능이 향상되고, 홀의 mobility가 향상됨을 알 수 있다.

 

 


참고문헌
1. L. Chang et al., "CMOS Circuit Performance Enhancement by Surface Orientation Optimization", IEEE TED, 2004.
2. S. Takagi et al., "On the Universality of Inversion Layer Mobility in Si MOSFET's: Part II - Effects of Surface Orientation", IEEE TED, 1994.
3. P. Gaubert et al., "Relation Between the Mobility, 1/f Noise, and Channel Direction in MOSFETs Fabricated on (100) and (110) Silicon-Oriented Wafers, IEEE TED, 2010.
4. H. Nakamura et al., "Effects of Selecting Channel Direction in Improving Performance of Sub-100 nm MOSFETs Fabricated on (110) Surface Si Substrate, Japanese Journal of Applied Physics, 2004.
5. Hisayo S. Momose and Sadayuki Yoshitomi, "Effects of Si Channel Orientation on MOSFET Characteristics", Intl. Conference on MIEL, 2008.
6. Q. Ouyang et al., "Investigation of CMOS Devices with Embedded SiGe Source/Drain on Hybrid Orientation Substrates, VLSI Tech., 2005.